74LS112的引脚怎么认？功能表又该怎么看？
74LS112是双JK触发器，采用14引脚双列直插DIP封装，引脚布局围绕“双单元”设计。14脚是电源端Vcc接+5V，7脚是接地端GND，这两个引脚是芯片工作的基础。剩下的引脚分属两个独立的JK触发器：第一个触发器的引脚为1脚J₁数据输入、2脚K₁数据输入、3脚CP₁时钟输入，下降沿触发、4脚SD₁异步置1，低电平有效、5脚RD₁异步清0，低电平有效、6脚Q₁正向输出；第二个触发器的引脚为13脚K₂、12脚CP₂、11脚SD₂、10脚RD₂、9脚Q₂、8脚Q₂非反向输出。两个触发器的引脚对称分布，方便电路中区分信号路径。
功能表是74LS112逻辑关系的直观呈现，核心是“异步优先+同步触发”的规则。输入项包括RD清0、SD置1、CP时钟、J、K，输出项是Qₙ₊₁次态。首先看异步：若RD为低、SD为高，论其他信号如何，Qₙ₊₁直接变0异步清0；若SD为低、RD为高，Qₙ₊₁直接变1异步置1——这两个引脚优先级最高，用于设定触发器初始状态。当RD和SD都为高时，进入同步模式：只有CP出现下降沿高电平转低电平，触发器才会根据J和K的组合改变状态。具体来说，J=0、K=0时，Qₙ₊₁保持原态；J=0、K=1时，Qₙ₊₁变0；J=1、K=0时，Qₙ₊₁变1；J=1、K=1时，Qₙ₊₁翻转原态为0则变1，原态为1则变0。若CP不是下降沿高电平、低电平或上升沿，触发器保持原态不变。
比如用74LS112做二进制计数器，只需将J和K都接高电平，每来一个CP下降沿，Q端就会翻转一次；若要锁存数据，只需让J等于当前Q的状态、K等于Q非的状态，就能保持输出稳定。理引脚分布是连接电路的前提，读懂功能表则是利用芯片实现逻辑功能的关键——两者结合，就能用74LS112成计数、锁存、分频等常见数电路任务。